本发明提供了一种用于PLL频率综合器的周跳抑制电路，包括周跳检测器、频率选择器、周跳计数控制器、译码器。周跳检测器检测参考信号Fref和反馈信号Fdiv之间的相位差，当相位差超出鉴频鉴相器PFD鉴相范围时，周跳检测器产生超前检测脉冲信号U_CS或滞后检测脉冲信号D_CS，输出至频率选择器和周跳计数控制器；频率选择器选择超前检测脉冲信号U_CS或者滞后检测脉冲信号D_CS作为周跳脉冲信号Fs输出至周跳计数控制器，周跳计数控制器对周跳脉冲进行累加或累减，得到译码器控制字，控制PLL频率综合器电荷泵电流打开或关断，从而加快PLL频率综合器锁定。