本发明属于高速并串转换设计技术领域，提供了一种应用于高速接口物理层芯片的并串转换电路，其包括：锁相环、并行数据采样单元、数据选择与派发控制单元、第一串行寄存器、第二串行寄存器和差分串行数据生成单元。根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，并由差分串行数据生成单元进行处理，最终输出的差分串行数据。使用纯数字电路的设计方法，通过奇偶路的电路结构设计，降低了芯片内部使用频率，可以更好的实现不同工艺下的高速接口物理层的并串转换电路的IP复用。